Intel Panther Lake Teardown, 18A, BSPD, GAAFET, SemiAnalysis STEEL

Panther Lake 首次实现了商用化的背面供电（BSPDN），引入了 Intel 第一代环绕栅极（GAA）晶体管，并通过 Foveros-S 封装展示了其先进封装能力。随着 Panther Lake 的推出，Intel 的制造历程从模糊的路线图走到了实际出货的芯片，这是其在重返竞争性半导体制造之路上的一座重要里程碑。为了评估 Intel 复兴的程度，我们对 Panther Lake 进行了拆解。

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我们的拆解从 18A 的四片层 RibbonFET（Intel 对 GAAFET 的市场命名）和栅极堆叠入手，一路追踪到接触孔、正面与背面布线以及键合的承载晶圆。我们解释了这些材料与集成选择如何改善栅极控制、降低电阻，同时又带来了电容、热阻和工艺复杂度方面的代价。我们的测量结果显示，Panther Lake 的 18A 计算逻辑与 TSMC N3E 的 GPU 逻辑密度相当。不过，在峰值密度上，18A 并不领先于 TSMC N3P、N2 或 Samsung SF2。Panther Lake 的 CPU 核心属于增量升级，高端 GPU 仍采用 TSMC N3E。

Panther Lake 采用 Intel 的 Foveros-S 先进封装技术，将一个计算模块（tile）、一个 GPU 模块和一个 I/O 模块堆叠在无源基座模块之上。两种计算模块均采用 Intel 18A。Xe3 GPU 有两种选择：基于 Intel 3 的 4 核 GT1 模块，以及基于 TSMC N3E 的更大规格 12 核 GT2 模块。两种 I/O 模块均采用 TSMC N6。[1], [2]

我们的分析重点是 PTL-U 计算模块、4 核与 12 核两种 GPU 模块，以及 12 通道 I/O 模块。

PowerVia

在传统芯片中，电源和信号都要通过同一套正面金属堆叠布线到器件前端。电源轨会占用晶体管附近本就稀缺的布线资源，而高大的通孔堆叠则需将 VDD 和 VSS 从上层粗线传导到局部电源轨。背面供电（BSPD）将主供电网络移到晶体管层的另一侧，即背面，从而与正面信号布线分离。我们在 2024 年曾介绍过 BSPD 及其影响。[3], [4], [5] Intel 的 BSPD 实现方案命名为 “PowerVia”，通过专用的背面金属层向 nano-TSV 供电，再由 nano-TSV 将这些电源轨连接到局部的源/漏（S/D）接触孔。

要实现这种分离，Intel 需要从晶圆两侧分别构建互连堆叠。正面包含 M0–M14 信号堆叠，背面则包含 BM0–BM5 电源堆叠。其中 M0 和 BM0 最靠近晶体管。

nano-TSV 连接晶圆的两侧，但 Intel 是在形成接触孔之后，从正面依次对每个过孔进行图形化和刻蚀。一个狭窄的过孔从接触孔侧边一直延伸到硅衬底深处。随后 Intel 完成正面的信号金属叠层，将晶圆键合到载片上，翻转后去除原始衬底，直到埋藏的过孔尖端露出。接着在露出的过孔上直接沉积背面金属叠层。

nano-TSV 和背面过孔的轮廓呈相反方向收窄，这是因为 Intel 是从晶圆的相对两侧来制作它们的。晶体管结构构成 FEOL。局部接触孔和 nano-TSV 将晶体管连接到布线。M0 是正面互连叠层的起始层。

硅载片仍然附着在正面互连层上方。它在衬底去除和背面加工过程中为器件晶圆提供支撑，并且始终是成品芯片散热路径的一部分。

PowerVia 将主要功率分配从拥挤的正面金属层中移出，改由更短、更宽的背面导线来传输电源。不过，其横向落点仍然会占用标准单元内的面积，因此相比直接的背面接触方式，它回收的单元面积要少一些。[3] 逻辑器件旁边的 nano-TSV 从背面电源网络引出 VDD 或 VSS，而信号连接则继续向上穿过正面金属层。

背面互连

本文中包含 Samsung SF2 的数据，用于与 Panther Lake 进行对比。SF2 是当前主流的 GAA 代工节点，但不支持 BSPD，因此可作为评估 18A 的有效参照。对采用 SF2 工艺的 Samsung S26 产品的完整拆解分析将很快分享。纳米片切割的 EDS 对比。

PowerVia 的供电路径从背面 Cu 电源轨出发，经过 Mo 衬垫的 W nano-TSV，到达局部晶体管接触孔。在这张截面图中，锥形连接从接触孔层到 BM0 大约跨越 150 nm。Ta 衬垫用于约束 Cu 并增强与周围叠层的附着力；AlOₓ 刻蚀停止层则控制电源轨上方下一次介质刻蚀。纳米片下方的介质层将器件与背面布线在电气上隔开，并去除沟道下方的导电硅体。[6]

AlOₓ 作为刻蚀停止层（ES），可实现终点检测并保护下方各层。低挥发性的氟化铝反应产物能够抵抗含氟等离子体，因此一层很薄的 AlOₓ 薄膜就可以在周围低 k 介质被去除的同时保护金属。[6], [7]。在 BM0 以及 M1 线上方的各层中观察到双层 AlOₓ，而我们此前对 SMIC N+3 的拆解显示的是单层 AlOₓ。SMIC 采用更简单的局部 AlOₓ 子叠层，其余的覆盖层和刻蚀序列则提供了所需的落点保护。

那么为什么要采用双层结构呢？间距很近的 AlOₓ 双层膜在刻蚀序列中提供了两个受保护的终点。Intel 在文献中描述了一种 AlOₓ/SiN/AlOₓ 叠层，说明了这种做法的益处。主体介电层的等离子体刻蚀在第一层 AlOₓ 薄膜处停止；通过选择性湿法清洗打开该薄膜；第二次等离子体刻蚀去除中间的 SiN，并在第二层 AlOₓ 薄膜处停止。最后的湿法清洗暴露出金属着陆面。在 Intel 公开的示例中，SiN 是中间介电层。[8]

第二个刻蚀终点的作用是在突破盖层时保护金属。宽开口的刻蚀速度可能快于窄开口，而且刻蚀深度在整个晶圆上并不一致。如果没有这种分级保护，当某个开口提前刻蚀完成时，其下方的金属就会暴露出来，而其他开口还需要继续刻蚀。分级保护拓宽了工艺窗口，并减少了金属侵蚀、腐蚀和空洞的形成。[8]

TSMC 在文献中描述了位于 Cu 上方的 AlN/AlOₓ/SiOC/AlOₓ 结构，其中 AlN 用于阻挡 Cu 扩散；此外还有一种更简单的 AlN/SiOC/AlOₓ 变体，省去了一层 AlOₓ 薄膜。[9] 开口尺寸、深宽比、图形密度和盖层材料各不相同的金属层级，需要不同的刻蚀余量。只要额外的受保护终点能够证明增加的工艺步骤是值得的，AlOₓ 双层刻蚀终点就很有用。

额外的薄膜会增加成膜、选择性开膜和清洗步骤，还多出一组需要控制附着力、潮气和应力的界面。这些保形（blanket）薄膜是通过现有的通孔图形打开的，因此每层薄膜并不需要额外的光刻掩模。当 AlOₓ 取代更低 k 值的介电材料时，会增加寄生电容；不过，两层薄 AlOₓ 薄膜的 AlOₓ 总量可能反而少于一层厚膜。总厚度、放置位置以及中间介电材料共同决定了电学代价。沉积化学工艺还会影响 AlOₓ 的介电常数和残余羟基含量，而残余羟基可能氧化下方金属。[7], [8], [10], [11]

背面叠层可分为两部分：靠近器件、间距较细的 BM0–BM2 布线，以及更粗的 BM3–BM5 电源分配层。最大的间距跃变出现在 BM2 与 BM3 之间。BM0 的间距与逻辑行高（logic-row height）高度匹配，便于将局部供电适配到单元行中。越往上层，电流越是通过更大的导体汇聚：随着网络逐渐接近封装层面，布线密度的重要性让位于低电阻和载流能力。这种层级结构为电源传输网络提供了宽电源布线，同时不占用稀缺的前层（frontside）信号布线资源。[3]

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前层互连

Intel 18A 将钼衬层的钨接触孔和纳米级硅通孔（nano-TSV）与独立的背面铜供电网络相结合。Samsung SF2 则将供电保留在正面，采用基于 Ti 的接触界面、基于 Ta 的阻挡层以及铜布线周围的钴衬层。

在 18A 的标准单元行中，背面供电轨道通过单元内的纳米级硅通孔（nano-TSV）向器件供电，从而释放了正面的布线资源。Samsung 的 M0 层则同时承担供电和信号连接。

从器件到 M0，连接路径依次经过基于 Ti 的源漏（S/D）界面、钨接触孔填充、钼衬层的钨通孔，以及铜 M0 导线。钼为钨提供了导电的成核层和黏附层，取代了传统钨集成中电阻较高的 TiN 衬层。这增加了互连结构内的有效导电体积，同时保留了钨填充及其成熟的抛光、清洗和刻蚀工艺。Intel 的钼/钨专利描述了这种集成上的权衡取舍。纳米级硅通孔（nano-TSV）在背面供电路径中同样采用了钼衬层的钨结构。[12]

从 TiN 改用钼是一个渐进式的改变。虽然完全采用钴或钼填充也能减少极小结构中衬层占用的体积，但这需要新的集成方案，会增加复杂性和风险。由于电阻较低，铜在较宽的导线中仍然具有吸引力。随着导线和通孔尺寸不断缩小，扩散阻挡层在其横截面上占据的比例越来越大。[12], [12], [14]

Intel 在 M0-M1 采用 Co/Ru 衬层，M2-M4 采用钴，M5-M9 则采用铌（Nb）。低层金属的衬层有助于铜的黏附，并减少沟槽填充过程中空洞的形成。Applied Materials 的 Endura 设备新增了热控制功能，可改善润湿工艺，使薄膜连续性足够好，良好的毛细压力就能将铜原子驱赶到通孔底部而不产生空洞。

Intel 选择使用铌（Nb）尤其引人关注。Intel 的铌专利描述了一种导电扩散阻挡层，旨在降低阻挡层对电阻的贡献，相比传统的基于 Ta 的阻挡层优势明显，尤其是在所有电流都要穿过阻挡层的通孔底部。该专利还提出在较粗的金属层中使用铌，并可选择成本更低的 PVD 工艺。[15], [16]

上层金属可以采用通过物理气相沉积（PVD）形成的较厚阻挡层，尽管 PVD 的覆盖率和均匀性较差。而下层金属则需要通过保形性好的原子层沉积（ALD）形成更薄的阻挡层。Co/Ru 增加了一个额外的材料界面，需要对沉积和铜填充工艺进行精确控制。按金属层更换衬层和阻挡层，使 Intel 能够在互连电阻、工艺复杂度和可靠性之间进行优化。[15, 16]

RibbonFET

RibbonFET 是 Intel 对其环栅晶体管（GAAFET）的称呼。它用四片水平堆叠的硅纳米片取代了 FinFET 的垂直鳍片，使栅极能够从各个方向包围沟道。通往 GAAFET 的道路要从平面晶体管讲起。

平面 MOSFET 将栅极放置在源极和漏极之间的沟道上方。将 NMOS 与 PMOS 晶体管配对即可构成 CMOS 反相器：输入为高电平时，NMOS 将输出拉低；输入为低电平时，PMOS 将输出拉高。栅极必须对沟道保持静电控制，以确保干净的开关行为。随着栅长不断缩小，漏极开始与栅极争夺这一控制权，导致关态漏电流增大。

通过一次架构演进，静电控制得以恢复：沟道被抬高形成垂直的鳍形结构，栅极从三面包裹沟道。这种称为“FinFET”的新架构，在更小的占位面积内塞入了更大的有效沟道宽度。随着进一步微缩，要在更小的单元内同时维持驱动电流和漏电性能变得越来越困难，平面 MOSFET 曾经面临的老问题又重新出现。纳米片 GAAFET 将第四面也封闭起来：用一叠水平纳米片取代垂直的鳍，每片纳米片都被栅极完全包围。更紧密的静电控制在更短栅长下抑制了漏电，而堆叠则在单元占位面积内增加了有效沟道宽度。

在 FinFET 工艺中，设计者必须增减整条鳍，沟道宽度只能以离散步进的方式变化。而纳米片宽度则可以在工艺设计规则范围内连续调节。更宽的纳米片可提高驱动电流，更窄的纳米片则降低电容，但会牺牲驱动电流。Intel 18A 采用每叠四片纳米片的堆叠结构，并在逻辑和 SRAM 中使用不同的纳米片宽度。在工艺层面，每叠增加更多纳米片可提高有效沟道宽度和驱动电流，但会使制造更加复杂。

RibbonFET 与 MBCFET 对比

Samsung 于 2022 年以 SF3E 开始 GAAFET 量产，随后推出 SF3，目前又推出了 SF2。其“MBCFET”为与 Intel 首个 RibbonFET 实现进行结构对比提供了很好的样本。[17] STEEL 将在后续的 newsletter 文章中深入剖析用于 Exynos 2600 的 SF2，以及用于 Apple A20 Pro 的 TSMC GAAFET 工艺 N2。我们也会在 X 上放出一些预告。下面就来对比 Samsung SF2 的 MBCFET 与 Intel 18A 的 RibbonFET。

即使是不专业的眼光也能看出，Intel 多出的那片纳米片非常明显：Intel 堆叠了四条纳米片，而 Samsung 是三条。在这些视野中，Samsung 的纳米片要宽得多，因此纳米片的数量和宽度都会影响可用的沟道周长。纳米片宽度还会改变承载电流的硅表面。在常规 (001) 硅上，宽纳米片以宽大的顶面和底面为主，有利于电子输运；而窄纳米片中侧壁的贡献更大，有利于空穴输运。更薄的纳米片可改善栅极控制，但会加剧限制效应和散射。因此，宽度和厚度与应变、阈值电压一起，成为 NMOS/PMOS 平衡设计的一部分。[18], [19]

18A 等 GAAFET 设计为 NMOS 和 PMOS 采用不同的功函数金属（WFM）叠层。每条纳米带（ribbon）周围，一层薄薄的 SiOx 界面层将硅沟道与 HfOx 高介电常数介质隔开，La 用于偶极调谐，而 WFM 则包覆在介质之外。NMOS 采用 TiAl 基叠层，PMOS 则使用 TiN 作为 WFM。W 填充剩余的栅极沟槽，在不再需要功函数层的区域提供一条电阻率更低的通路。在这一区域中，PMOS 叠层在纳米带之间为 W 留出了空间，而 NMOS 叠层则占据了这些间隙的更多部分。一种硅基介质标示出 P/N 边界，使得共享同一栅极沟槽的 PMOS 和 NMOS 栅极可以依次加工。

快速逻辑路径、保持电路和 SRAM 都需要一系列阈值电压选项。在不显著改变器件尺寸、电容或制造复杂度的前提下改变阈值，是非常有价值的。FinFET 工艺通常采用不同的功函数金属叠层。在四层纳米带的 GAA 叠层中，纳米片之间的狭窄间隙限制了每个沟道周围可容纳的 WFM 数量。栅介质中的 La 在 SiOx/HfOx 边界处形成界面偶极子，从而改变有效功函数并调节阈值电压。这为 Intel 在其 NMOS 和 PMOS WFM 叠层之外提供了另一种控制手段。低阈值器件可提升关键路径的驱动能力；较高阈值则可降低其他部分的漏电。偶极调谐在 GAA 中尤其有用，因为它无需用更厚的 WFM 占用狭窄的片间间隙就能改变阈值。

对 La 的掺入、扩散和界面质量的精确控制长期以来一直是一项挑战，限制了其在大批量生产中的可行性，但如今每家先进晶圆厂都已采用这一技术。Intel 的专利描述了在 HfOx 之上沉积一层偶极形成氧化物，并在完成功函数金属和填充金属之前将其退火扩散至界面氧化物处。这将阈值调谐与可用的金属空间分离开来。较新的研究解决了热成本问题：imec 的 2026 年偶极居中（dipole-middle）研究将位移层插入两次 HfOx 沉积之间，缩短了扩散路径，同时在图形化过程中保护了 SiOx。[20], [21] 匹配切割 EDS，Intel 18A（左）与 Samsung SF2（右）对比。

Intel 在接触孔下方保留了抬升的源/漏外延层，而 Samsung 则将 W 深深凹入外延层中，形成 V 形的 Ti 衬里界面。更深的接触孔增加了金属与半导体的接触面积，并缩短了从下层纳米片流出的电流路径，从而降低了接触电阻和扩展电阻。但这也移除了部分外延材料，并使接触孔刻蚀更靠近沟道末端。保留更多外延材料则可维持可用于应变转移的材料，尤其是从 SiGe 向 PMOS 的应变转移。这些几何结构在接触孔可达性、应力工程和刻蚀余量之间实现了平衡。[22], [23]

Samsung 采用三层纳米片堆叠，而 Intel 则使用四条纳米带，两种工艺都通过调节片宽来调整驱动强度。在我们的 Samsung 横截面中，NPU 区域的片宽大致在 19 到 30 nm 之间，CU 单元则在 37 到 50 nm 之间。Samsung 的纳米片呈锥形收窄，最宽的片位于底部，最窄的位于顶部。两种工艺都使用 HfOx 栅介质和基于 Ti 的功函数堆叠，其中 NMOS 堆叠中包含 Al。在本文展示的 Samsung 器件中，介质层和 WFM（功函数金属）填充了片间间隙，只有 W 位于顶层纳米片上方。Intel 的 PMOS 堆叠则在纳米带之间留出更多空间，由 W 填充这些间隙，而较厚的 NMOS 堆叠使 W 主要留在上部沟槽中。栅极堆叠 EDS 元素分布图。

Intel PMOS 纳米带之间的 W 为靠近下方栅极的区域提供了一条导电通路。当 WFM 填满整个间隙时，栅极仍然包围着沟道，但电压需要穿过电阻率更高的功函数膜层才能到达沟道。更薄的 WFM 加上偶极子调校，可以为低电阻率填充金属保留空间；Mo 和 Ru 是正在开发的替代填充金属，用于进一步微缩。[24]

采用掩膜分步进行的 WFM 工艺流程可以解释不同的栅极高度和纳米片间填充的差异。下面提出的工艺顺序展示了分开的 NMOS 和 PMOS 功函数步骤如何形成这种几何结构。

得益于 BSPDN 工艺，Intel 用介质材料取代了高密度逻辑区的硅 subfin，消除了纳米带下方的寄生导电路径，并降低了与衬底相关的电容。在经典的非 SOI 平面晶体管和 FinFET 设计中，保留的硅体需要通过结工程和穿通截止（punchthrough-stop）工程来抑制漏电。介质隔离使这种漏电对 subfin 掺杂分布的敏感度降低，但会增加去除和填充工序。它还削弱了穿过硅的直接热传导路径，使接触孔、金属堆叠和封装在散热方面变得更加重要。[24], [26]

元素分布图中，氟集中在 Intel 器件的某些特定结构周围。WF6 是钨成核和填充的标准前驱体，而阻挡层薄膜可保护相邻介质免受氟的侵蚀。低氟钨工艺可以降低残余氟的负担。基于氯化物的前驱体可避免在钨沉积过程中引入氟，但需要控制氯的侵蚀、成核和填充质量。集成的目标是形成连续、低电阻的钨通路，同时配备薄的保护衬层，并对周围堆叠造成最小的化学损伤。[20], [27], [28]

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单元库分析

我们在下文所示的 XTEM 位置测量了单元高度、栅极间距、金属几何尺寸以及纳米片（ribbon）尺寸。表格按测量位置和器件极性对这些尺寸进行了分组。我们的“sheet cuts”横穿硅沟道，从端面展示纳米片；而“gate cuts”则沿沟道方向穿过连续的栅极。

18A 的逻辑单元尺寸指向一个五轨道（five-track）逻辑库，而 N3E 和 Intel 3 的单元尺寸则表明是七轨道（seven-track）逻辑库。DDR-PHY 采用的 M0 导线更宽，间距也远大于核心逻辑。这是以牺牲布线密度为代价，换取更低的导线电阻以及相邻网络之间更弱的耦合。这种几何设计适合模拟、时钟和 I/O 电路对电流输送和耦合的要求。

PowerVia 将主电源轨从信号布线轨道上移开，使 18A 能够在保持紧凑单元高度的同时采用更宽的 M0 几何尺寸。这在保持较小单元占地的同事，放宽了局部导线的缩放约束。单元高度和栅极间距决定了几何密度，而引脚接入和可布线性则决定了实际模块能利用其中多少密度。[29]

栅极间距测量中最重要的结论是：在 Bohr 代表性单元模型中，Intel 18A 计算逻辑与 TSMC N3E GPU 逻辑具有相近的密度。18A 样本比 Intel 3 GPU 样本密集 18.6%。三个测量位置的栅极间距几乎完全一致，因此差异主要来自单元高度。

Bohr 模型将一个跨三个栅极间距的四管 NAND2 和一个跨十九个间距的 32 管扫描触发器（SFF）组合在一起，按 60:40 的权重加权二者的密度。敏感度列展示了独立地将单元高度和栅极间距各改变 ±1 nm 时对结果的影响。这里比较的是代表性单元的几何尺寸；整个芯片的密度还取决于单元组合和布局。

18A P-core 的 M0 金属横截面积明显大于 N3E 向量引擎。将每个剖面按梯形处理，每条导线的面积为后者的 2.63 倍，按布线间距归一化后的面积为 1.84 倍。更大的横截面降低了导线电阻中的几何分量，并在给定电流下降低了电流密度。更高更宽的导线也会增加电容，因此电路延迟取决于电阻与电容之间的平衡。DDR-PHY 每单位布线宽度的金属面积小于 18A 核心区域，但仍高于 N3E。[30]

面积 = 高度 × (顶部 CD + 底部 CD) / 2，包含衬层（liner）。面积/间距按布线宽度进行归一化。锥度（taper）为相对垂直方向的对称侧壁角度，其中 DDR-PHY 的角度最大。

计算芯片（Compute tile）

测量结果显示了纳米带（ribbon）尺寸和栅极堆叠结构在整个计算芯片（compute tile）中以及 NMOS 与 PMOS 之间如何变化，以便在逻辑、SRAM 和 DDR-PHY 之间平衡沟道驱动能力、栅极负载以及介质层/WFM 堆叠所需的空间。宽度主要改变可用的沟道周长；厚度还会影响静电控制和载流子约束。栅极堆叠的厚度则决定了留给低电阻率填充材料的空间。

P-core 和 LP E-core 逻辑

P-core 和 LP E-core 都使用了多种纳米带宽度。宽度通过高倍率 XTEM 测量，而更大视场的图像则展示了 LP E-core 内部更多的宽度选择。即使在单个 LP E-core 内部，也存在多种宽度。时序关键路径、缓冲器以及具有不同扇出的单元需要不同的驱动强度。低倍率视场的图像展示了这种超出表格中量化位置的宽度多样性。

L2 和 L3 SRAM

GAA 为 SRAM 设计师提供了另一种平衡上拉（PU）、传输门（PG）和下拉（PD）晶体管的方式。FinFET 位单元通过鳍数（fin count）来设定器件强度，而 GAA 则增加了纳米带宽度这一尺寸调节手段。在 6T SRAM 单元中，相对于传输门更强的下拉限制了读扰动；而相对于上拉更强的传输门则改善了可写性。写入时，传输门和写驱动器将存储“1”的节点拉到反相器翻转点以下。读取时，下拉晶体管将存储“0”的节点保持在低电平。其余的裕量由偏置、阈值电压、失配和辅助电路决定。FinFET 大电流单元通常采用 1:2:2 的 PU:PG:PD 鳍数比例，这是器件尺寸比而非电流比。

纳米带宽度让 Intel 能够在不增加完整鳍的情况下平衡 SRAM 的各晶体管强度。L2 单元对 PU 使用最窄的纳米带，对 PD 使用最宽的纳米带，分别改善了可写性和读取稳定性。Intel 已公开的 HCC 无需辅助电路即可工作；其密度更高的 HDC 则采用负位线写辅助。将选定位线短暂拉至地电平以下可增大传输门的过驱动，使其在更低电源电压下也能压过上拉晶体管。这换来了密度和低电压下的可写性，代价是需要升压电路、额外的开关能量以及必须加以控制的额外电压应力。[31], [32]

四条矩形纳米带的周长 = 8 ×（宽度 + 厚度），此处未计入圆角化效应。PG/PU 为 1.49，PD/PG 为 1.16。

L3 结构在布局和单元高度上与 L2 非常相似。表格中列出的 L3 纳米带宽度较少，因为可用的高倍率图像较少。

DDR PHY

DDR-PHY 以牺牲密度为代价，换取可控的模拟行为和可靠的片外信号传输。它包含驱动器、接收器、延迟电路以及校准逻辑，用于设定驱动强度、采样时间和电压裕量。大量重复的四个晶体管宽、尺寸相近的器件，适合采用规则的晶体管单元来实现匹配和可编程驱动。其较宽的局部布线为电流输送和敏感信号的隔离提供了空间，但相比紧凑的核心逻辑网格会消耗更多面积。这种布局既满足内存通道的电气要求，也兼顾了数字逻辑的密度。[33]

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Intel 3 工艺的 GPU 器件

向量引擎逻辑

Intel 3 的 XVE 逻辑采用双鳍（two-fin）PMOS 和 NMOS 器件，电源轨道位于 M0 层。其单元高度和 M0 间距构成七轨（seven-track）几何结构，比 18A 逻辑多出两轨。在双鳍器件中也存在一些单鳍器件组。

Intel 3 L2 SRAM

Intel 3 L2 SRAM 采用了常见的 HCC 尺寸模式：1 个 PU 鳍、2 个 PG 鳍和 2 个 PD 鳍。

N3E 工艺的 GPU 器件

向量引擎逻辑

N3E 的 XVE 区域由重复的双鳍器件构成，采用七轨单元几何结构。N3E 仍是 FinFET 工艺，这使 Panther Lake 能够实现 FinFET 与 RibbonFET 的直接对比。

N3E L2 SRAM

N3E L2 SRAM 采用与之前相同的 PU:PG:PD 鳍数比例，即 1:2:2。

版图布局分析

Panther Lake-U 在版图布局上紧随 Lunar Lake。两者都是 4 个 P-core 搭配 4 个 LP E-core，且 NPU、媒体引擎和显示引擎的位置也相近。Lunar Lake 同样采用 Xe2，即 Panther Lake Xe3 GPU 的直接前身。因此，Lunar Lake 是我们进行对比的最直接参照。Arrow Lake 在核心数量上有所不同，且采用较老的 Xe-LPG GPU 架构，所以我们只在其能提供更直接的组件级对比时才使用它。

计算模块（Compute tile）

即使在发布数月之后，Panther Lake 计算模块的版图布局图像依然稀缺。要获得干净的晶体管级版图图像，必须在不损伤底层结构的前提下去除 Intel 18A 的背面金属层和介质叠层。大多数已公开的裸片照片都会遮挡背景或对其进行重度处理，但我们对自己拍到的裸片照片颇为自豪，也很高兴展示我们完成的这项工作。

我们测量了计算模块上各关键组件的面积，并将其与 Lunar Lake 中基于 TSMC N3B 工艺的对应组件进行了对比。这些数据帮助我们掌握各模块面积的变化，并在不同工艺节点和设计之间对两款芯片进行比较。

我们的总裸片面积不含切割道（scribe-line）区域。下方的计算加 GPU 小计使用 PTL-U 计算裸片和 GT1 GPU，不包括 I/O 裸片和无源基板。各功能块的面积采用版图中标注的边界。

计算加 GPU 一行是根据所展示的 PTL-U 和 GT1 面积重新计算得出的。各组件行使用其声明的分区域数量，并非对整个裸片的加性划分。

从 Lunar Lake 到 Panther Lake，P 核面积几乎保持不变，尽管 L2 容量从 2.5 MiB 增加到了 3 MiB。Arrow Lake 采用与 Lunar Lake 相同的 Lion Cove 内核，同样拥有 3 MiB L2。而 Cougar Cove 在相同的 P 核面积内容纳了多 20% 的 L2。更大的私有缓存能让每个内核的更多工作集贴近其执行单元，减少对共享 L3 和 DRAM 的访问。额外的容量会增加存储漏电和查找能耗，因此设计人员需要在其中与减少的低层级访问之间加以权衡。共享的 P 核 L3 缓存也缩小了 14.8%。[2]

Cougar Cove 在相近的芯片面积上实现了 Intel 所宣称的能效提升。RibbonFET 更紧密的沟道控制降低了漏电，而 PowerVia 减少了电源压降，并允许更紧的电压裕量（guardband）。[1]

Darkmont 的四核 LP E 核集群比 Lunar Lake 上 Skymont 的版本小 5.0%，其中大部分缩减来自其 L2 区域。1 MiB 区域缩小了 8.4%，1.5 MiB 区域缩小了 14.9%。标签阵列（tag array）也少了一个可见行。标签用于标识数据阵列中存放了哪些内存地址，因此重新排列标签会改变缓存的布局和布线，而无需减少数据容量。[2]

LP E 核共享一个 L2。这样可以汇聚容量，并避免重复整套缓存机制，但四个内核会争用其 bank 和带宽。独立的集群还能让轻量级任务远离性能集群及其 L3，使那个更大的域得以休眠。[1], [2]

缓存面积不仅包括存储单元。标签标识每一行，解码器选择行，灵敏放大器读取微小的位线信号，导线则连接到各个 bank。将阵列拆分为更小的区段可以缩短字线和位线，提升访问速度，但会重复外围电路。因此，Panther Lake 更小的缓存区域反映的是完整的存储器实现，包括每个区域中用于存储的比例。[34]

与 Meteor Lake 和 Arrow Lake 不同，Panther Lake 没有独立的 SoC 裸片。NPU、LP E 核、内存控制器、PHY、媒体和显示引擎现在都共享计算裸片。这去除了一个有源裸片，并使 CPU 的内存流量保持在同一裸片上。代价是将 PHY 和 I/O 相关电路迁移到了 18A 工艺上：驱动器、接收器和模拟电路仍必须满足外部电压、负载和信号完整性要求，因此它们的面积不会像高密度数字逻辑那样缩小。[1], [2]

缩小幅度最大的是 NPU，其面积减少了 36.9%。NPU 5 将相同的 INT8 MAC 总数整合到数量减半的神经计算引擎中。三个 NCE 中的每一个都拥有更大的 MAC 阵列，使得单个 NCE 的整体面积比 NPU 4 的一个引擎大 22.6%。这种整合还将暂存存储器（scratchpad）和 SHAVE DSP 的数量从 12 个减半到 6 个。MAC 阵列负责矩阵乘法和卷积运算，而 SHAVE 则执行向量运算以及不太适合阵列结构的自定义运算。[1], [2], [35]

成对的版图（floorplan）标出了每个 NCE 的整体轮廓及其 scratchpad、MAC 和 SHAVE 区域。在下方的面积统计中，每个测量得到的 MAC 多边形在每个 NCE 中只计算一次。

scratchpad 在 MAC 阵列附近存储权重、激活值和中间结果，使其可以反复使用而无需再次从 DRAM 读取。将其数量减半带来了最大的实测面积节省，但在 MAC 总数不变的情况下，本地存储空间也随之减少。无法在本地容纳的网络层需要更小的工作分块（tile），或者需要更多中间数据的搬运。这样做的收益取决于能否在管理更紧张存储预算的同时，让扩大的阵列保持忙碌。[36]

NPU 5 还新增了原生 FP8 支持。其操作数宽度仅为 FP16 的一半，可降低存储和传输需求，有助于让工作负载适应更小的本地内存预算。更低的精度以及与格式相关的数值范围，使得缩放（scaling）和模型验证成为部署工作的一部分。硬件化的激活函数进一步减少了原本会占用可编程 DSP 的工作量。[1], [2]

微软要求 NPU 在 Copilot+ PC 上至少提供 40 TOPS 的算力。Lunar Lake 和 Panther Lake 都达到了这一门槛，但 Panther Lake 使用的硅片面积明显更小。

GPU 计算芯片（tile）

Panther Lake 是 Intel 首款采用 Xe3——其最新 GPU 架构——的产品。它提供两种不同的 GPU tile：较小的 GT1 tile 采用 Intel 3 工艺，包含 4 个 Xe3 核心；较大的 GT2 tile 采用 TSMC N3E 工艺，包含 12 个 Xe3 核心。

Panther Lake 让我们能够在 Intel 3 和 TSMC N3E 两种工艺之间比较同一 GPU 架构。Wildcat Lake 则在 Intel 18A 上提供了第三种 Xe3 实现。未来的期刊将详细介绍 Xe3 及其在三种工艺节点上的实现差异。

GT2 将 Xe3 扩展到了一种不同的物理布局：渲染切片（render slice）采用纵向排列，而 GT1 是横向排列。切片的摆放位置决定了到共享缓存 banks 和 D2D 接口的距离。这些连线既消耗面积又增加延迟，因此在扩展 Xe 核心数量的同时，也需要重新平衡缓存布局、布线和时序。[1]

一眼就能看出，采用 TSMC N3E 的 GT2 tile 上的 Xe 核心比 GT1 小得多。这些模块面积包含了逻辑、缓存和布线。

GT1 tile 上的 Xe 核心比 Lunar Lake 上的大约 69%，比 GT2 上的大约 55%。因此，Intel 3 工艺在每个 Xe 核心上消耗的面积明显更多。模块面积的差距超过了实测的逻辑和 SRAM 密度差距，这就把布线、时序目标、单元组合和布局规划纳入了比较范围。

实测的向量/矩阵引擎区域在 Lunar Lake 和 Panther Lake 的 GT2 tile 之间几乎没变。Xe3 在每个核心上仍保留八个 512 位向量引擎和八个 2048 位 XMX 引擎。其性能提升同样来自更有效地为这些引擎供给数据：更多的驻留线程可以掩盖流水线停顿，而可变寄存器分配让着色器可以在每线程寄存器数量与保持活跃的线程数量之间进行权衡。[1]

共享 L1/SLM 的容量从 192 KiB 增加了 33% 达到 256 KiB，而其面积仅增加了 5%，有效密度提升了 27%。L1 会保留复用的缓存行，而软件管理的 SLM 允许一个线程组在本地共享数据。这两者都能减少流向更远端内存的流量。不过，为每个线程组分配更多 SLM 也会限制一个核心上同时驻留的线程组数量。[1], [37]

GT1 tile 搭载 4 MiB 的 L2 缓存，而 GT2 tile 上为 16 MiB。GT1 将其 L2 缓存划分为四个 1 MiB 的 bank，GT2 则使用八个 2 MiB 的 bank。每个 bank 包含 128 个宏单元，但 N3E 的宏单元存储 16 KiB，是 Intel 3 宏单元 8 KiB 容量的两倍。N3E 宏单元的面积只大 54%，却容纳了两倍的位数，因此密度高出 30%：约 23.7 Mbit/mm² 对 18.3 Mbit/mm²。算上 bank 级电路，差距进一步拉大：GT2 约为 16.9 Mbit/mm²，GT1 约为 10.4 Mbit/mm²。

GT2 之所以获得更高的密度，是因为其宏单元在单位面积上存储更多位数，而且这些宏单元在每个缓存 bank 中占据的比例也更大。更大的宏单元把译码器和灵敏放大器的开销分摊到更多存储容量上，同时更紧凑的 bank 布局减少了控制电路和布线所占的份额。其代价是更长的字线和位线会承载更多的电容。[34]

I/O tile

Panther Lake 使用两种 I/O tile 版本，均由 TSMC N6 工艺制造。较小的版本提供 4 条 PCIe 5.0 和 8 条 PCIe 4.0 通道，面向低端系统以及不带独立 GPU 的系统；较大的版本额外增加 8 条 PCIe 5.0 通道，总通道数达到 20 条，用于独立 GPU 连接。搭载较大 10- 或 12-Xe GPU 的 Panther Lake SKU 则使用较小的 I/O tile。[38]

较小的 I/O tile 在 Lunar Lake 的 I/O 布局基础上增加了一个 PCIe 4.0 模块和一个 Thunderbolt 模块，提供了四条额外的 PCIe 4.0 通道和另一个 Thunderbolt 4 端口。其中重复使用的 N6 模块保持了几乎相同的面积和布局。复用这些经过验证的 PHY 和控制器，可以避免在 18A 工艺上对外部接口进行移植和重新验证——对于这类受片外链路约束的电路来说，更快的数字逻辑带来的收益有限。[38]

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Foveros-S

Panther Lake 通过解耦式封装实现了可扩展性和模块化：将计算、GPU 和 I/O 硅片划分为独立的 tile，从而支持多种 tile 配置组合。这种划分使封装成为 Intel 节点经济性的一部分，因为它决定了每款产品消耗多少先进制程晶圆面积、哪些功能可以留在其他工艺节点上，以及 Intel 能从共享的 tile 集合中提供多大的配置自由度。

此外，将计算 tile 和 GPU tile 分开制造，可以把全新的 18A 工艺仅限定在计算 tile 上，而让图形和 I/O 使用其他更成熟、更具成本效益的工艺。在 Panther Lake 中，GPU tile 和 I/O tile 与计算 tile 一起通过 Foveros-S 组装在一个无源硅基板上。

Intel 当前的技术简报将 Foveros-S 的标称间距列为 36 µm。基板中的硅通孔（TSV）将上方的精细布线连接到下方尺寸更大的封装连接。各个功能性 tile 以并排方式放置在这个无源基板上，形成 2.5D 结构。[39]

我们对计算 tile 和 GPU tile 的横截面分析展示了该封装的布线层级结构。微凸点（microbump）将每个有源 tile 连接到无源硅基板；基板上精细的重布线层（RDL）承载着短距离、高密度的 tile 间互连。TSV 将连接穿过基板传递到封装基板，再由封装基板扇出到粗得多的主板焊点。基板提供互连功能，而计算仍在其上方的有源 tile 中进行。[39]

在计算 tile 边缘处，更高倍率的局部放大图显示出局部微凸点间距约为 25.24 µm，特征宽度为 12.33 µm。

这些局部间距比 Intel 公布的 Foveros-S 标称值更精细。X 射线影像进一步证实相邻凸点间距更小，且每个 tile 上所有 die 间区域的情况都一致。付费墙后还有更多 X 射线分析内容。

将内存控制器放在 CPU 旁边，消除了 Meteor Lake 和 Arrow Lake 中 CPU 内存请求所需的 D2D（die 间）传输。这避免了额外的发送器、接收器和链路传输环节，节省了接口能耗和延迟。Panther Lake 的独立 GPU 仍需跨越 D2D 链路才能访问 DRAM，因此其更大的本地缓存也有助于减少封装内流量。[1], [40]

更小的芯片裸片包含随机致命缺陷的概率更低，而且在组装前先进行筛选，可以避免一个坏的计算块（tile）浪费整个封装内的完好硅片。复用还能让设计和验证工作分摊到更多产品上。与这些收益相对的是，Intel 需要为无源基板、D2D 电路、额外的键合与测试步骤以及组装过程中的损耗买单。整个产品组合中每个可用产品的成本，综合反映了晶圆良率、复用、测试和组装的共同影响。[29]

Wildcat Lake 封装

Intel 于 2026 年 4 月 16 日发布了 Core Series 3（即之前的 Wildcat Lake），面向主流价位移动和边缘系统。Wildcat Lake 依然采用 18A 工艺，但去掉了无源基板，并将更多功能整合到单个裸片上，以简化封装。因此，这两款产品展示了将同一种前沿工艺商业化的两种不同方式。[41]

Wildcat Lake 的 18A 裸片最多集成两个 Cougar Cove P 核、四个 Darkmont LP E 核、两个 Xe3 核和一个较小的 NPU。另一颗平台控制器裸片通过 UCIe 提供 I/O 功能，这是 Intel 首次在处理器中实现该标准。整合图形处理消除了一个计算块边界和无源基板，降低了这款中等带宽主流产品的组装复杂度。但这也使 CPU 与图形的扩展绑定在同一个裸片上，放弃了 Panther Lake 能够更换更大 GPU 的灵活性。[42], [43]

Intel 的制造复兴之路

2021 年 7 月，Intel CEO Pat Gelsinger 发布了一条雄心勃勃的工艺路线图，目标是在 2025 年之前重新夺回性能领先地位，后来这被称为“四年五个节点”。五年过去，CEO 也已更换，Intel 的复兴故事并不像 Pat 当初期望的那样毫无争议地向好。[44], [45]

Intel 曾是工艺技术的领跑者，比业界其他厂商提前数年将高k金属栅极技术和 FinFET 投入量产。其 22 nm FinFET 工艺随 2012 年的 Ivy Bridge 送到消费者手中。[46] Intel 的整合器件制造（IDM）模式让架构师和工艺工程师能够对产品与工艺进行协同优化。从 Sandy Bridge 开始，Intel 在 x86 领域占据统治地位，而 AMD 则在 Bulldozer 上苦苦挣扎。

这一领先优势在 14 nm 上开始动摇，并在 10 nm 上彻底失守。Intel 原本目标是实现高达 2.7 倍的密度提升，但该节点迟到数年，且经过多次修订才能支撑 Intel 的完整产品线。这一延误迫使 Intel 将 14 nm 沿用了六代产品，而 TSMC 在工艺技术上不断前进，AMD 也在 x86 领域复苏。

到 2019 年，Intel 大部分产品线仍在使用 14 nm 工艺，10 nm 的客户端量产则集中在 Ice Lake 移动处理器上。与此同时，TSMC 已在出货 N7 和 N7+ 工艺，AMD 的 Zen 2 计算芯片（chiplet）则借助 N7 提升了核心数量并改善了能效。

Intel 在制程工艺上的失败是其衰落的核心原因，而不明智的商业决策进一步加速了其下滑。产品延期叠加产品失误，导致客户端、服务器和 FPGA 的产品路线图纷纷推迟。多次尝试进军 AI 领域（Nervana 和 Gaudi）以及网络领域（Tofino）也未能建立起持久的业务。

Intel 的复苏重点放在消费级 CPU 和先进封装上。Tiger Lake、Alder Lake、Lunar Lake 以及现在的 Panther Lake 恢复了 Intel 的消费级产品路线图。在制程方面，Intel 4 随 Meteor Lake 交付，Intel 3 随 Granite Rapids 和 Sierra Forest 交付，Intel 18A 则随 Panther Lake 交付。Intel 还将先进封装纳入其代工业务。然而，在服务器领域，Intel 仍在奋力追赶。数代 Xeon 都迟到数年，并且在性能、能效和核心数量上落后于同时期的 AMD 和 Arm 服务器 CPU。制程路线图已经重回正轨，但 Intel 已不再拥有 10 nm 之前那种制程技术的领先地位。

环绕栅极纳米片和背面供电是十年来晶体管集成领域最重大的两项变革。Intel 同时应对了这两项变革：18A 在 Panther Lake 中将首个 RibbonFET 与 PowerVia 结合在一起。

Panther Lake 是一个重要的制造里程碑。我们的剖面分析展示了 RibbonFET 和 PowerVia 如何重塑局部接触和布线，而版图则展示了架构整合与工艺选择在哪些地方节省了面积。持续的竞争优势取决于产品性能、成本、良率以及下一代实现方案。

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参考文献

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[42] Intel，《Core Series 3 发布新闻资料》，2026 年 4 月。访问日期：2026 年 9 月 14 日。[在线]。可用链接：https://download.intel.com/newsroom/2026/Intel-Core-Series-3/Intel-Core-Series-3-Launch-Press-Deck.pdf

[43] Intel，《Intel 在 Hot Chips 2026 上介绍面向智能体 AI 的架构》，Intel Newsroom，2026 年 8 月 24 日。访问日期：2026 年 9 月 14 日。[在线]。可用链接：https://www.intel.com/content/www/us/en/newsroom/news/client-computing/intel-outlines-architectures-for-agentic-ai-at-hot-chips-2026.html

[43] Intel，《Intel 加速制程与封装创新》，Intel Investor Relations，2021 年 7 月 26 日。访问日期：2026 年 9 月 14 日。[在线]。可用链接：https://www.intc.com/filings-reports/all-sec-filings/content/0001193125-21-224438/d199788dex991.htm

[45] Intel，《Intel 公布 2021 年第三季度财务业绩》，Intel Investor Relations，2021 年 10 月 21 日。访问日期：2026 年 9 月 14 日。[在线]。可用链接：https://www.intc.com/news-events/press-releases/detail/1505/intel-reports-third-quarter-2021-financial-results

[46] Intel，《第三代 Intel Core 处理器为 PC 带来令人兴奋的新体验与乐趣》，Intel Investor Relations，2012 年 4 月 23 日。访问日期：2026 年 9 月 14 日。[在线]。可用链接：https://www.intc.com/news-events/press-releases/detail/577/3rd-generation-intel-core-processors-bring-exciting

Intel Panther Lake Teardown, 18A, BSPD, GAAFET, SemiAnalysis STEEL

PowerVia

背面互连

前层互连

RibbonFET

RibbonFET 与 MBCFET 对比

单元库分析

计算芯片（Compute tile）

P-core 和 LP E-core 逻辑

L2 和 L3 SRAM

DDR PHY

Intel 3 工艺的 GPU 器件

向量引擎逻辑

Intel 3 L2 SRAM

N3E 工艺的 GPU 器件

向量引擎逻辑

N3E L2 SRAM

版图布局分析

计算模块（Compute tile）

GPU 计算芯片（tile）

I/O tile

Foveros-S

Wildcat Lake 封装

Intel 的制造复兴之路

参考文献

扩展的载板与键合层堆叠细节